2010年度 工学部 電気電子工学科 昼間コース — [選択] 3年(後期)

集積回路2

Integrated Circuits (II)

教授・小中 信典

2単位

目的

身近の電気製品のほとんどに集積回路が使用されている.その大部分を占めるCMOS集積回路の設計手法を習得する.具体的には,CMOS回路のプロセス,パタンルールとレイアウト設計,デバイスパラメータと回路設計を理解し,コンピュータ実習を行い,設計手法を習得する.さらに,ディジタル動作する論理ゲートの回路動作を理解し,論理設計の基礎を習得する.

概要

CMOS論理回路を実現するためのプロセス,MOSトランジスタの電気特性,回路設計,論理設計について講義する.コンピュータ実習でレイアウト設計と回路シミュレーションを実際に経験し,各種CMOS論理ゲート回路の設計法とその電気特性の理解を深める.さらに,基本的なCMOS論理設計法を習得する.

キーワード

レイアウト設計,CMOSプロセス,CMOS論理回路,論理回路設計

要件

「電子回路」,「ディジタル回路」,「コンピュータ回路」,「集積回路1」を受講していることが望ましい.

注意

コンピュータ実習室で設計演習を行うため,受講制限を行う場合がある.

目標

1.1. CMOSプロセスを理解し,レイアウト設計が行える
2.2. レイアウトとMOSトランジスタ特性の関係を理解する
3.3. 基本CMOS論理回路のレイアウト設計,回路シミュレーションが行える
4.4. ALU,PLA等の論理設計が理解できる

計画

1.集積回路の概要
2.CMOSプロセスとマスクパタン
3.レイアウト設計(その1)設計ツールの使い方
4.レイアウト設計(その2)デザインルール
5.CMOSゲートのレイアウト設計
6.CMOSゲートの回路シミュレーション
7.NANDゲートのレイアウト設計と回路特性
8.ゲートアレイでの論理ゲート設計
9.前半試験
10.加算器の論理構成
11.ALUの論理構成
12.伝送ゲートを用いたフリップフロップ回路
13.PLA/ROMの論理構成
14.制御論理回路
15.後半のまとめ
16.後半試験

評価

到達目標が達成されているかを,平常点(演習,レポート等) 20%,中間試験30%,期末試験50%で評価し,全体で60%以上を合格とする

JABEE関連

(D)専門基礎40%,(E) 専門分野(知能電子回路)60%

対象学生

開講コース学生のみ履修可能

教科書

国枝博昭 「集積回路設計入門」 コロナ社

連絡先

小中(E棟3階北 C-2, 088-656-7469, konaka@ee.tokushima-u.ac(no-spam).jp)

備考

電子回路は集積回路(IC)内に作られるか,集積回路を使用してボード上に作られることが多い.本講義はCMOS集積回路設計法に関するものである.電気電子工学科の卒業生として将来,ICを設計する仕事,ICを使用する仕事に就く可能性が高いので,受講をお薦めする.